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  三星电子在2026年VLSI超大规模集成电路研讨会上宣告，全球初次完成栅极距离42nm的3D堆叠场效应晶体管（3D Stacked FET）。

  传统逻辑芯片依托缩小晶体管横向距离提高集成度，但若尺度持续紧缩，薄层绝缘层易发生漏电搅扰。3D堆叠FET将本来并排放置的N型和P型晶体管上下堆叠，理论上一倍面积可包容两倍晶体管。

  三星表明，这一概念已在NAND闪存的V-NAND和DRAM的HBM中得到验证，此次是初次在逻辑半导体范畴完成。

  三星在上下晶体管中均选用三层堆叠纳米片沟道规划。42nm栅极距离低于此前业界48nm的最小纪录。研讨团队还经过中心介质阻隔层处理上下晶体管电气阻隔问题，并使用RBC直接衔接上下晶体管。

  三星估计该技能将用于AI和高功能核算（HPC）的下一代逻辑芯片。研讨团队表明，笔直堆叠结构可使同面积晶体管数量倍增，电力和功能理论上可获两倍提高。三星方案持续推动商业化研讨。

  晶体管从平面到FinFET再到环栅，三代演进都在提高电流控制精度。3D堆叠FET改走笔直道路，成为下一代芯片制程的关键技能。

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